安森美： 高边SmartFET应用接口及开关特性的介绍
时间：2023-12-12 来源：安森美 作者：管理员
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引脚接口
控制逻辑模块包括栅极驱动（电荷泵）电路、功率FET的保护和诊断控制。对于安森美高边器件系列，此模块的输入命令和输出信号可能因器件而异 （本部分将作出进一步说明）。功率FET的唯一直接接口输入为VD（或电池连接），直接输出为OUT或源极到功率FET的连接。以下电路图显示了这些引脚端子的推荐接口。
正如在典型的汽车环境中一样，电源电压VBATT的极值受一系列齐纳保护二极管 (ZVD) 限制，容性网络 (CSUPPLY/CVD) 对电源线上的瞬态电涌滤波。虽然安森美高边 SmartFET 确实提供过压保护（在瞬态甩负载或用跨接引线发动汽车等情况下），但建议使用该电路接口，以避免器件在异常电源电压条件下工作。此外，当快速输出电流放电（如在限流关断情况下）产生的电感反激在漏极端子引发电压尖峰时，漏极端子的容性网络有助于抑制振荡并减少内部数字电路的馈通，从而帮助器件稳定工作。缺少这些电容可能会提高器件对电压瞬变的敏感度，进而影响内置数字定时器等的性能。在许多情况下，器件的EMI性能也是在连接有外部漏极和输出电容的假设下给出的。为了获得最大影响，建议将这些电容放置在应用PCB的漏极引脚附近，而齐纳电压抑制器通常放置在交流发电机附近。在应用中，应尽量减少VD到电源连接的寄生线缆阻抗，因为它会降低器件工作时可用的轨到轨电压。这在低电池电压情况下（例如冷启动）尤其具有挑战性，器件很难以标称保护和诊断能力运行。典型电源电压规格部分提及了典型工作电压范围。此外，在VBATT和VD之间有足够电位下降的情况下，输出至VBATT短路可能会造成逆向电流情况，这可能会给器件带来很大压力。
电阻RIN（在输入引脚）和RDEN（在诊断使能引脚）连接在微控制器和高边器件之间。应注意的是，安森美高边SmartFET系列中的不同器件可能采用不同的拓扑来通过数字信号使能/禁用诊断输出，术语 DEN 在这里用于通称目的。此外，根据具体的器件拓扑结构，输入命令也可以是高电平有效或低电平有效。除非另有说明，本文档在提到输入信号时，均认为它是高电平有效数字命令。与这些数字输入串联的电阻在发生过压事件时保护微控制器输出，并在电池反向工作时限制通过这些引脚的内部 ESD 结构 ZESD 的电流（见图 26）。另外，这些电阻还能防止高边器件在开路接地的情况下寻找寄生接地（通过微控制器）。虽然这些串联电阻确实提供上述保护，但了解如何确定这些电阻的大小非常重要。电阻大小的影响主要由以下因素决定：微控制器驱动电流能力，以及开启和关闭器件输入所需的输入电流和电压。电阻越大，意味着电位降越大，因此微控制器应输出更高的电压，以确保器件输入级有足够的导通电压。同样，如果降低电阻值，输出电压电平应保证器件正常关断。
（公式3）
其中，VOUT_MICRO是微控制器的输出电压，VRIN是串联电阻RIN上的电位降，VIN是高边器件输入级所需的输入电压（用于导通/关断），VGND 是接地阻抗上的电位降。类似公式也适用于DEN引脚。
在某些应用中，保护箝位也放置在器件输入引脚处（特别是微控制器的输出级可以观察到电涌或微控制器内不存在保护结构的情况下）。有关这些电阻的具体推荐值，参见产品数据表。
与电流检测引脚接口的网络由检测电阻 RCS、限流（通过齐纳箝位）电阻 RSENSE、齐纳箝位 ZCS（用于限制 CS 输出端的电压摆幅，CS输出端电压可以一直上升到 VD）和用于微控制器输入A/D级的RC噪声滤波器组成。模拟电流检测输出和来自CS引脚的故障状态输出电流被转换为RCS上的电压，随后通过微控制器的A/D级进行数字化。
建议将GND引脚连接到二极管DGND和电阻RGND的并联组合（在某些情况下，仅一个电阻就足以充当GND网络，具体取决于所选电阻值）。GND网络在发生过压事件时保护器件，并在电池反向连接时限制电流。关于GND电路操作的细节以及二极管和电阻的建议值，参见推荐 GND电路部分。地线开路部分也说明了地线开路情况。
输出端子连接到所需的应用负载ZL，输出电容COUT保护负载免受瞬态输出电压摆动的影响。此电容值的选择不应干扰给定器件的典型开关频率（产品数据表一般会提供推荐值）。典型汽车负载和相应的输出特性详见应用环境和负载部分。OUT引脚处的外围网络由开关SPU和电阻RPU组成，用于关断状态下的开路负载诊断。电阻RPU需要根据特定器件的泄漏电阻确定大小，当不需要关断状态开路负载诊断时，开关可消除此电阻的功耗（或漏电流）。有关电阻选择标准的详细信息，参见开路负载诊断。下拉电阻 RPD 用于诊断电池短路事件，并通过输出电压读数将此故障与关断状态开路负载区分开来。
许多 SmartFET 具有“不连接 (NC)”引脚，通常用于确保系列器件（如单通道和双通道）的封装兼容性。虽然在大多数情况下，这些引脚不在内部连接，不会影响器件性能，但有些器件会利用这些引脚，尤其是用于生产和设计模式分析中的数字微调编程。在这些器件中，始终建议通过保护电阻将这些引脚短接到GND，以避免任何意外操作。关于NC引脚的推荐连接，应参考具体数据表。
信号调理的第一级是用低通滤波器级滤除与微控制器输出相关的任何瞬态噪声。集成 ESD 箝位齐纳（以接地端子为基准）限制输入端子观察到的电压摆幅。发生过压事件时，数字输入被箝位至比 GND 电位小一个二极管压降的电压，而在电池反向情况下，这些齐纳二极管击穿，电流通过串联栅极电阻来限制。迟滞电路（由 MOSFET 和其栅极上的可调分压器级组成）调理输入命令并驱动开关，如图 39 所示（迟滞电路包含在标记为 VIN_HYST 的模块中）。迟滞防止器件重复切换，这最有可能发生在高噪声输入信号的情况下（经过输入滤波器级后，一些低频噪声仍未被滤波）。
如图 39 所示，输入信号定义了两个主要逻辑电平。VINL_MAX是确保输出FET关断的最大低电平电压；VINH_MIN是确保输出FET导通的最小高电平电压。这些电平在相应的产品数据表中均有提及。这两者之间的任何输入电平都会产生一个未定义状态，输出FET可能导通或关断。应避免这种情况，换言之，应用微控制器应避免输入信号电平在VINL_MAX和VINH_MIN之间。图39还解释了输入迟滞的概念。在输入信号噪声较高的情况下，没有迟滞可能导致晶体管在超过导通所需阈值后重复导通和关断。添加迟滞可确保晶体管保持导通，直到输入信号的下降跃迁超过迟滞阈值，从而防止不必要的开关和相关的开关能量损耗。应注意的是，图39中定义的迟滞阈值 (VIN_HYST) 只是典型情况，它可以在两个逻辑电平定义的窗口内变化。在下降输入跃迁时，虽然输出FET应在低于迟滞阈值时关断，但只有低于VINL_MAX，才能“保证”其关断。因此，必须重申，应用应避免使用VINL_MAX和VINH_MIN之间的所有信号电平。关于典型VIN_HYST电平，参见产品数据表。
在迟滞模块之后，开关控制馈入控制逻辑模块的命令，然后驱动电荷泵开启/关闭输出级。此外，该信号也被馈送到用于诊断的电流检测控制。诊断使能/禁用 (DEN) 信号也采用了与图38所示类似的电路模块。
图37中的电路接口描绘了一个单通道器件。如果是多通道器件，则对器件内的所有通道复制该输入控制电路。对于所有通道的输入和输出，推荐外设电路保持不变。模拟电流检测输出一般由所有通道共享，数字通道选择输入（详见多通道器件的产品数据表）将不同通道的检测输出复用为单个 CS 输出。微控制器与此数字通道选择输入和控制电路模块（器件内部）的接口与其他数字输入相同。
达到理想的开关性能是所有 MOSFET 的主要运行要求。这包括实现期望的开关速度并为期望的负载提供足够的驱动能力，同时尽可能地降低开关期间的损耗。安森美高边 SmartFET 旨在满足各种范围和类型的负载的开关要求。本部分讨论高边 SmartFET 在切换典型应用负载——阻性、电感和灯泡（容性）负载——时的行为。
电压波形轨迹上的时间间隔和相应的时序标记如图 40 所示。定义如下（除非数据表中另有说明）：
td_on：从输入命令的上升沿到10%输出电压的延迟时间
ton：从输入命令的上升沿到90%输出电压的总导通时间
td_off：从输入命令的下降沿到90%输出电压的延迟时间
toff：从输入命令的下降沿到10%输出电压的总关断时间
SRon：导通期间从输出电压的30%到70%的压摆率
SRoff：关断期间从输出电压的70%到30%的压摆率
导通和关断压摆率的相对差异称为压摆率匹配度。某些安森美高边器件（如 NCV84012A、NCV84008A 等）集成了睡眠模式特性（通常当输入命令和诊断控制均已停用一定时间时），用以降低漏电流水平。在器件从睡眠模式激活的情况下，导通时间可能不同于通常的导通时间。有关睡眠模式下开关时间间隔的规格，参见相应的产品数据表。
导通和关断延迟主要与使能和禁用电荷泵有关，压摆一般由功率FET栅极的有源电路控制。这些时序参数是根据负载电阻、电池电压、环境温度等一组条件指定的。这些条件和时序规格可在特定产品数据表中查找。如前所述，切换负载时需要考虑电流检测和诊断延迟（电流检测时序参数参见图 56）。PWM频率和占空比的设置应使得器件能够在输入命令的每个周期输出比例检测电流并报告故障（如果有）。安森美的高边SmartFET系列可满足大多数汽车负载的开关速度要求。
开关能量损失主要取决于输入电容 (CGS)、转移电容 (CGD) 和输出电容 (CDS) 的充放电。这些电容是器件寄生效应造成的，主要取决于几何特征尺寸。具有较大活性硅面积的晶体管的 RDS(ON) 可能较低（因此导通损耗更低），但由于器件电容增加，开关损耗可能相当大。所有这些因素都要在设计和布局阶段考虑，以实现理想性能。此外，这些损耗还取决于应用频率，OEM 在定义需求规格时应予以考虑。
较高开关速度虽然有助于降低开关损耗并满足PWM要求，但由于可能违反EMI/EMC要求，因此在应用中不一定总是可取的。为此，器件的速度需要受控，有时甚至要降低，以确保符合所需的EMI性能。图41更好地说明了压摆率控制概念。
如上面的波形所示，当电荷泵使能时，输出FET导通相对较慢。随后是栅极电荷快速斜坡上升，当输出达到其稳态电平（即晶体管完全导通）时，电荷泵调节并拉回栅极电荷，以避免任何过冲。调节机构可能存在，也可能不存在，这取决于具体控制技术（参见电荷泵——工作原理部分）。在关断时，栅极电荷被迅速移除，因为电荷泵在开始时被禁用，接着是缓慢的受控放电。这些快速或稳定栅极充电（和放电）的不同区域使设计能够在实现所需开关速度的同时控制EMI性能。应注意的是，图41中的斜率跃迁显示得相当明显，目的是将该机制概念化。实际上，输出电压过渡是平滑的，不涉及任何扭结或突降。
除上述EMI影响外，当负载大于标称值时，有些器件的压摆率会降低（尤其是导通压摆率）。此类负载一般可在应用的短路事件中观察到——可以是“软短路”或“硬短路”，具体取决于短路阻抗。减慢导通轨迹可改善对限流曲线的控制，允许在试图以高电流水平调节输出级的同时减少甚至（在某些情况下）消除振荡。因此，在负载短路时常常会牺牲开关速度（以及相应的开关能量）和压摆率匹配，以换取限流情况下无过冲/欠冲的稳定运行。
当输入命令变为高电平时，电感充电至峰值电流，该峰值电流由电感的大小、漏极电位VD、线路电阻RL和“停留时间”（器件导通的持续时间）决定。此时的输出电位为VD-VDSON。一旦输入命令变为低电平，输出电流便开始衰减，电感两端产生一个电压，以对抗此电流衰减。由于电感中的放电电压和电流极性相反，因此输出端观察到负摆幅。在没有过压保护箝位二极管的情况下，此摆幅将受到体二极管击穿（或雪崩）电压的限制。这种情况可能对器件造成压力，因为芯片上的受限区域（在体二极管附近）将导通高电流密度，可能导致芯片上产生局部“热点”。此外，电感切换期间每次体二极管雪崩都可能损害其长期可靠性。为了避免这种情况，器件关断时会使能一个有源栅源电路，它控制由漏栅箝位二极管、栅源阻抗和电感负载组成的导通路径。当栅源阻抗两端的电压达到器件所需的输入阈值时，输出FET导通并导通电感释放的电流，返回路径通过电池和电源地。这种机制被称为“有源箝位”，在这种情况下，电流密度分布在功率FET的整个有源区域，防止形成任何局部电流制约通道。在输出电压由微控制器检测的应用中，有源箝位限制微控制器观察到的输出电压幅度，从而保护其 I/O 接口。如果电池在电感反激事件期间断开（或电池连接丢失），则感应放电的返回路径将由控制逻辑电路的保护二极管和器件的接地阻抗网络组成。此电路路径不是为应对如此高功率事件而设计的，可能会受损。这种情况可以通过采用续流二极管来避免，它会为感应放电提供返回路径。
图43中的理想化波形集描述了切换电感时输出电流和电压的跃迁。
以上波形忽略了任何寄生线路电阻以及电感负载的内阻。在串联电阻相当大的情况下，输出电流轨迹将不是线性的，而是表现出由时间常数 L/R 标记的指数曲率。应注意的是，在反方向上获得的输出电压是电池电压的函数：
（公式4）
其中 VZCL 是过压保护箝位二极管的击穿电压。
器件的感应放电能力通常通过 SCIS（自箝位电感切换）能量指标来量化。在理想的感应放电事件中，不考虑损耗，能量可计算如下：
（公式5）
其中Ipk是电感充电达到的峰值电流。但在应用中，放电不是理想的，电源在所有充电和放电循环中保持连接。这降低了电感放电的可用电压，并因此增加了放电或雪崩时间tav。这种效应被概念化为放电的“有效电感”，其中
（公式6）
该有效电感大于物理电感 L，放电的能量计算如下：
（公式7）
以上计算和公式不包括串联线路电阻的影响。如果考虑到这一点，雪崩时间和感应放电能量将如下式所示：
（公式8）
（公式9）
在灯泡控制期间，高边FET的动态开关行为和工作模式与LED或电感负载情况非常不同。尽管灯泡具有与阻性负载相似的输出极性（在导通和关断时），但浪涌阶段的重试使器件以线性模式工作，最大电流限制为ILIM。在最后一次重试中，当电流接近标称电流时，器件从线性模式转换为 RDS(ON) 模式。这种过渡应该是平滑的，避免任何抖动/输出电平或电流突然变化，以免灯泡在浪涌阶段后出现不希望看到的闪烁。右侧的理想化波形集描述了这种情况，显示了灯泡导通期间的输出电流跃迁。
在t=0时，器件导通，电流以ILIM为限；对于随后的重试，器件在导通和关断时通过差分热关断阈值和迟滞进行“调节”。输出 FET 的栅极由ILIM控制电路控制，电荷泵不起作用。最后几次重试以红色突出显示，这是器件停止调节、电荷泵接管栅极控制的地方。ILIM控制电路的接入和退出不应与电荷泵操作发生任何串扰。
虽然差分热关断降低了器件上的瞬态热应力，但它增加了通过重试充分（通常是负载电流衰减至浪涌电流的一半时）开启灯泡所需的时间。在短路主要由限流峰值检测方法控制的器件中，灯泡开启时间可能进一步受到影响，以确保 SmartFET 安全工作。因此，峰值电流阈值和冷却时间旨在平衡推荐的灯泡浪涌电流要求，同时保证器件安全工作。应适当选择高边器件，使其能够在开启时间的上限要求内开启灯泡。
由于开启灯泡所需的时间还取决于线路寄生阻抗，而该寄生阻抗可能因应用而异，因此很难推荐专门针对灯泡的SmartFET。为了规避这一挑战，导通时间是在图45所示的标准电路配置中测量。SmartFET的漏极电压由驱动高边基准电压调节器的高精度快速运算放大器主动调节至所需基准电平。漏极和输出连接使用粗而短的线缆，以将寄生电阻降至最低。有源电路可消除SmartFET在导通高浪涌电流时观察到的漏极电压的任何下降。原理图没有显示与CS、DEN、GND等其他端子的连接。这些端子需要按照标准应用电路进行连接，不会对浪涌时序产生任何可察觉的影响。建议总是根据最坏情况提出，即灯泡的环境温度为-40°C，DUT（被测器件）被置于室温下。应注意的是，该测量电路仅用于为该系列器件提供标准化灯泡建议的目的，而不是实际应用所需的电路。有关推荐应用电路的详细信息，参见应用接口和控制部分。
开关灯泡的另一个注意事项是电源电压间歇性开路或突降的可能性。高边开关应能在电池电压达到标称值后快速“反应”，以最小的延迟提供所需的浪涌电流，确保灯泡在期望的时间开启。
电流检测和诊断
如上所述，功率FET和检测FET具有共用的栅极和漏极端子；电流检测设计的主要挑战是尽量减小源极电位差。理论上，真正的电流镜在电流调节模式下工作，对漏源电压的依赖性极小（因此检测到的电流仅取决于两个FET的相对纵横比）。然而，对于此处考虑的应用，功率FET需要作为开关完全导通，电流对漏源电压有很强的依赖性。因此，源极电位的任何偏移都会使检测到的电流（或检测比）偏离预期值。框图包括一个高增益运算放大器，它迫使两个源极处于相同电位。在理想情况下，当源极电位之间没有偏移时，功率FET和检测FET的电流比可由几何（有源面积）比（由常数K1/2表示，参见公式11）直接计算，假设这两个FET具有完全匹配的电学、物理和结构特性。然而，这样的设计在实践中很难实现。模拟电路（主要是运算放大器）的失调和晶体管失配会将一个误差因子与绝对检测比相关联，这在轻载时变得更加明显。
（公式10）
KX是考虑器件物理尺寸的常数，
VOVX是过驱电压
α是通道长度调制系数
VDSX是漏源电压降
SR是检测比
如图46所示，流经检测 FET 的电流作为检测电阻RCS两端的电压来测量，然后使用产品数据表中在不同条件下规定的检测比来估算负载电流。如果存在故障情况，则故障状态电流源超驰，CS引脚读数为故障状态电压。故障状态电流（以及RCS两端测得的相应电压）通常高于正常运行时的最大检测电流，这可以区分故障情况和无故障情况。正常状态和故障状态检测电流都表现出对温度（具有略呈负值的变化系数）和电池电压的依赖性。当电池电压下降时，由运算放大器输出驱动的电流源会运行到所需的“裕量”之外，最终无法调节。这导致检测电流减小。下一部分介绍检测电阻的选择标准，以确保 CS 输出的行为符合预期。诊断使能 (DEN) 引脚使能/禁用电流检测输出，可以是高电平有效逻辑输入或低电平有效逻辑输入，具体取决于特定器件。除了有效电路设计外，可靠的电流检测还需要优化（且稳定）的布局。右侧芯片图像中（以红色）突出显示了图12中的电流检测部分，检测FET 最好位于功率FET的相对中心位置，并应避免出现任何受约束的几何特征，以获得均匀的电流密度。
红色虚线矩形包含将检测晶体管桥接到控制逻辑部分的“检测馈线”。在设计阶段，应考虑两个FET（检测和功率）之间的任何寄生导通路径。直观地说，与检测比更小的器件相比，检测比更高的器件更难以布局和制造，因为与检测FET相关联的几何形状较小。
除了电压裕量限制外，检测比精度还取决于模拟电路的驱动电流能力，尤其是馈电给检测FET的电流源（参见图51，由运算放大器驱动的 PMOS电流源）。在负载电流非常高的情况下，检测电流达到由内部电流源的能力决定的最大值。负载电流的任何进一步增加都不会使检测电流提高，因此，检测比开始偏离，哪怕有足够的电压裕量可用于内部模拟电路元件的操作。该最大检测电流通常定义为远低于故障状态检测电流的下限，并在产品数据表中明确。
以上讨论表明，在某些情况下，CS引脚处的电位可能一直上升到 VBATT。这可能会对微控制器的A/D级造成压力/损坏，尤其是在电池电压较高的情况下。为了防止这种情况，建议使用外部箝位ZCS，如图49所示。电阻RSENSE限制通过ZCS的电流。RC网络包括RA/D和 CCS，是推荐用于输入A/D的低通滤波器。数据表中给出了这些元件的值，客户也可以根据其A/D级的要求进行选择。
其中，SRErr是与检测比相关联的误差因子，VOFF是运算放大器的输入失调（见图51），ΔVth是功率FET和检测FET之间的阈值失配。
根据公式11，检测比的误差因子取决于运算放大器（迫使两个源极节点合在一起）的输入失调和两个FET的阈值失配。
在轻载下，功率FET的漏源电压降得过低，与运算放大器输入失调电压相当，使得公式11 中的第一个因子成为决定检测比的主导因素。根据运算放大器失调的极性，检测比可能高于或低于额定值。
为了缓解上述问题，器件采用“去饱和”电路来拉低电荷泵并削减栅极电压，从而提高器件的RDS(ON)（从而提高VDS压降）。增加的VDS压降使相关的误差因子降低。对于轻载，如果负载电流进一步降低，栅极电压也会进一步降低；在某一阈值以下，漏源压降保持恒定。“输出压降限制”参数以及相应的轻载阈值可在特定产品数据表中查找。在这种轻载情况下，RDS(ON)不是什么大问题，因此可以用导通状态阻性压降来换取电流检测精度的改善。图52解释了去饱和模式下漏源电压和栅源电压的变化。
在高负载电流下，栅源电压被驱动至电荷泵最大能力所支持的高电平，漏源电压与电流呈线性比例关系——本质上，器件的行为类似于低欧姆电阻。负载电流低于某一阈值时（即轻载情况），栅源电压被拉低，随后漏源电压被固定在VSAT电平。在该区域中，器件工作在线性或非RDS(ON)模式，负载电流与栅源电压呈平方律关系。因此，这种机制被称为去饱和。一旦栅源电压降至阈值电压VTH以下，电流就会降至零（实际上存在一定的极小亚阈值漏电流）。
图52：去饱和模式下漏源电压和栅源电压的变化
以下是高边SmartFET在去饱和模式下的特性曲线示例，它描绘了温度依赖性。
下面的理想化曲线解释了利用去饱和改善检测比的机制：
图54：利用去饱和提高电流检测精度
虽然上述方法降低了与运算放大器失调相关的检测比误差，但栅源电压的降低会使第二个因子（参见公式11）——阈值失配——成为决定误差的主导因素。当栅极电压降低时，两个FET的过驱动变得与阈值电压的失配相当，这再次使检测比偏离其标称值。为了在轻载下实现出色的电流检测精度，新型高边SmartFET系列（如NCV84008A、NCV84012A等）采用分离式FET控制电流检测机制，而不是去饱和。工作原理如图55所示。通过关闭功率FET的一部分，而不是在低栅极电压下对其进行调节，可以解决轻载下运算放大器失调占主导地位的困境。这样就可以在轻载下实现所需的RDS(ON)增加（随后VDS增加，相比于 失调而言），而不需要在低栅极过驱电压下驱动输出级， 从而消除VTH失配误差。检测输出在轻载下也会缩小，以维持符合要求的恒定电流检测比。这种机制的一个主要挑战是定义要关断的输出FET部分的比率，以及确保分离部分的同步，尤其是限流等高压力情况下。在轻载下，功率FET的VDS与输出电流成比例（不像去饱和情况下VDS保持恒定，如图55所示），因此轻载操作的阈值根据输出电流而不是输出压降限制来定义。对于传统去饱和机制，两个FET最好紧密匹配，以降低任何阈值相关的偏移。故障报告电路的架构（图55）对于这两种不同的轻载精度改进技术是相同的。
要注意的是，检测比也随着温度和负载电流而漂移（尤其是在较小负载电流下）。电流检测校准部分中介绍的校准程序有助于提高所需负载电流范围内的精度。
应用接口和控制
引脚接口
控制逻辑模块包括栅极驱动（电荷泵）电路、功率FET的保护和诊断控制。对于安森美高边器件系列，此模块的输入命令和输出信号可能因器件而异 （本部分将作出进一步说明）。功率FET的唯一直接接口输入为VD（或电池连接），直接输出为OUT或源极到功率FET的连接。以下电路图显示了这些引脚端子的推荐接口。
图37：安森美高边SmartFET的推荐引脚接口
正如在典型的汽车环境中一样，电源电压VBATT的极值受一系列齐纳保护二极管 (ZVD) 限制，容性网络 (CSUPPLY/CVD) 对电源线上的瞬态电涌滤波。虽然安森美高边 SmartFET 确实提供过压保护（在瞬态甩负载或用跨接引线发动汽车等情况下），但建议使用该电路接口，以避免器件在异常电源电压条件下工作。此外，当快速输出电流放电（如在限流关断情况下）产生的电感反激在漏极端子引发电压尖峰时，漏极端子的容性网络有助于抑制振荡并减少内部数字电路的馈通，从而帮助器件稳定工作。缺少这些电容可能会提高器件对电压瞬变的敏感度，进而影响内置数字定时器等的性能。在许多情况下，器件的EMI性能也是在连接有外部漏极和输出电容的假设下给出的。为了获得最大影响，建议将这些电容放置在应用PCB的漏极引脚附近，而齐纳电压抑制器通常放置在交流发电机附近。在应用中，应尽量减少VD到电源连接的寄生线缆阻抗，因为它会降低器件工作时可用的轨到轨电压。这在低电池电压情况下（例如冷启动）尤其具有挑战性，器件很难以标称保护和诊断能力运行。典型电源电压规格部分提及了典型工作电压范围。此外，在VBATT和VD之间有足够电位下降的情况下，输出至VBATT短路可能会造成逆向电流情况，这可能会给器件带来很大压力。
电阻RIN（在输入引脚）和RDEN（在诊断使能引脚）连接在微控制器和高边器件之间。应注意的是，安森美高边SmartFET系列中的不同器件可能采用不同的拓扑来通过数字信号使能/禁用诊断输出，术语 DEN 在这里用于通称目的。此外，根据具体的器件拓扑结构，输入命令也可以是高电平有效或低电平有效。除非另有说明，本文档在提到输入信号时，均认为它是高电平有效数字命令。与这些数字输入串联的电阻在发生过压事件时保护微控制器输出，并在电池反向工作时限制通过这些引脚的内部 ESD 结构 ZESD 的电流（见图 26）。另外，这些电阻还能防止高边器件在开路接地的情况下寻找寄生接地（通过微控制器）。虽然这些串联电阻确实提供上述保护，但了解如何确定这些电阻的大小非常重要。电阻大小的影响主要由以下因素决定：微控制器驱动电流能力，以及开启和关闭器件输入所需的输入电流和电压。电阻越大，意味着电位降越大，因此微控制器应输出更高的电压，以确保器件输入级有足够的导通电压。同样，如果降低电阻值，输出电压电平应保证器件正常关断。
（公式3）其中，VOUT_MICRO是微控制器的输出电压，VRIN是串联电阻RIN上的电位降，VIN是高边器件输入级所需的输入电压（用于导通/关断），VGND 是接地阻抗上的电位降。类似公式也适用于DEN引脚。
在某些应用中，保护箝位也放置在器件输入引脚处（特别是微控制器的输出级可以观察到电涌或微控制器内不存在保护结构的情况下）。有关这些电阻的具体推荐值，参见产品数据表。
与电流检测引脚接口的网络由检测电阻 RCS、限流（通过齐纳箝位）电阻 RSENSE、齐纳箝位 ZCS（用于限制 CS 输出端的电压摆幅，CS输出端电压可以一直上升到 VD）和用于微控制器输入A/D级的RC噪声滤波器组成。模拟电流检测输出和来自CS引脚的故障状态输出电流被转换为RCS上的电压，随后通过微控制器的A/D级进行数字化。
建议将GND引脚连接到二极管DGND和电阻RGND的并联组合（在某些情况下，仅一个电阻就足以充当GND网络，具体取决于所选电阻值）。GND网络在发生过压事件时保护器件，并在电池反向连接时限制电流。关于GND电路操作的细节以及二极管和电阻的建议值，参见推荐 GND电路部分。地线开路部分也说明了地线开路情况。
输出端子连接到所需的应用负载ZL，输出电容COUT保护负载免受瞬态输出电压摆动的影响。此电容值的选择不应干扰给定器件的典型开关频率（产品数据表一般会提供推荐值）。典型汽车负载和相应的输出特性详见应用环境和负载部分。OUT引脚处的外围网络由开关SPU和电阻RPU组成，用于关断状态下的开路负载诊断。电阻RPU需要根据特定器件的泄漏电阻确定大小，当不需要关断状态开路负载诊断时，开关可消除此电阻的功耗（或漏电流）。有关电阻选择标准的详细信息，参见开路负载诊断。下拉电阻 RPD 用于诊断电池短路事件，并通过输出电压读数将此故障与关断状态开路负载区分开来。
许多 SmartFET 具有“不连接 (NC)”引脚，通常用于确保系列器件（如单通道和双通道）的封装兼容性。虽然在大多数情况下，这些引脚不在内部连接，不会影响器件性能，但有些器件会利用这些引脚，尤其是用于生产和设计模式分析中的数字微调编程。在这些器件中，始终建议通过保护电阻将这些引脚短接到GND，以避免任何意外操作。关于NC引脚的推荐连接，应参考具体数据表。
输入控制和迟滞
图38：显示输入控制和迟滞的框图
信号调理的第一级是用低通滤波器级滤除与微控制器输出相关的任何瞬态噪声。集成 ESD 箝位齐纳（以接地端子为基准）限制输入端子观察到的电压摆幅。发生过压事件时，数字输入被箝位至比 GND 电位小一个二极管压降的电压，而在电池反向情况下，这些齐纳二极管击穿，电流通过串联栅极电阻来限制。迟滞电路（由 MOSFET 和其栅极上的可调分压器级组成）调理输入命令并驱动开关，如图 39 所示（迟滞电路包含在标记为 VIN_HYST 的模块中）。迟滞防止器件重复切换，这最有可能发生在高噪声输入信号的情况下（经过输入滤波器级后，一些低频噪声仍未被滤波）。
图39：输入信号电平和迟滞
如图 39 所示，输入信号定义了两个主要逻辑电平。VINL_MAX是确保输出FET关断的最大低电平电压；VINH_MIN是确保输出FET导通的最小高电平电压。这些电平在相应的产品数据表中均有提及。这两者之间的任何输入电平都会产生一个未定义状态，输出FET可能导通或关断。应避免这种情况，换言之，应用微控制器应避免输入信号电平在VINL_MAX和VINH_MIN之间。图39还解释了输入迟滞的概念。在输入信号噪声较高的情况下，没有迟滞可能导致晶体管在超过导通所需阈值后重复导通和关断。添加迟滞可确保晶体管保持导通，直到输入信号的下降跃迁超过迟滞阈值，从而防止不必要的开关和相关的开关能量损耗。应注意的是，图39中定义的迟滞阈值 (VIN_HYST) 只是典型情况，它可以在两个逻辑电平定义的窗口内变化。在下降输入跃迁时，虽然输出FET应在低于迟滞阈值时关断，但只有低于VINL_MAX，才能“保证”其关断。因此，必须重申，应用应避免使用VINL_MAX和VINH_MIN之间的所有信号电平。关于典型VIN_HYST电平，参见产品数据表。
在迟滞模块之后，开关控制馈入控制逻辑模块的命令，然后驱动电荷泵开启/关闭输出级。此外，该信号也被馈送到用于诊断的电流检测控制。诊断使能/禁用 (DEN) 信号也采用了与图38所示类似的电路模块。
图37中的电路接口描绘了一个单通道器件。如果是多通道器件，则对器件内的所有通道复制该输入控制电路。对于所有通道的输入和输出，推荐外设电路保持不变。模拟电流检测输出一般由所有通道共享，数字通道选择输入（详见多通道器件的产品数据表）将不同通道的检测输出复用为单个 CS 输出。微控制器与此数字通道选择输入和控制电路模块（器件内部）的接口与其他数字输入相同。
开关特性
达到理想的开关性能是所有 MOSFET 的主要运行要求。这包括实现期望的开关速度并为期望的负载提供足够的驱动能力，同时尽可能地降低开关期间的损耗。安森美高边 SmartFET 旨在满足各种范围和类型的负载的开关要求。本部分讨论高边 SmartFET 在切换典型应用负载——阻性、电感和灯泡（容性）负载——时的行为。
阻性切换
图40中的理想化波形集描绘了阻性切换下的输出行为：
图40：阻性切换期间的输入和输出跃迁
电压波形轨迹上的时间间隔和相应的时序标记如图 40 所示。定义如下（除非数据表中另有说明）：
td_on：从输入命令的上升沿到10%输出电压的延迟时间
ton：从输入命令的上升沿到90%输出电压的总导通时间
td_off：从输入命令的下降沿到90%输出电压的延迟时间
toff：从输入命令的下降沿到10%输出电压的总关断时间
SRon：导通期间从输出电压的30%到70%的压摆率
SRoff：关断期间从输出电压的70%到30%的压摆率
导通和关断压摆率的相对差异称为压摆率匹配度。某些安森美高边器件（如 NCV84012A、NCV84008A 等）集成了睡眠模式特性（通常当输入命令和诊断控制均已停用一定时间时），用以降低漏电流水平。在器件从睡眠模式激活的情况下，导通时间可能不同于通常的导通时间。有关睡眠模式下开关时间间隔的规格，参见相应的产品数据表。
导通和关断延迟主要与使能和禁用电荷泵有关，压摆一般由功率FET栅极的有源电路控制。这些时序参数是根据负载电阻、电池电压、环境温度等一组条件指定的。这些条件和时序规格可在特定产品数据表中查找。如前所述，切换负载时需要考虑电流检测和诊断延迟（电流检测时序参数参见图 56）。PWM频率和占空比的设置应使得器件能够在输入命令的每个周期输出比例检测电流并报告故障（如果有）。安森美的高边SmartFET系列可满足大多数汽车负载的开关速度要求。
开关能量损失主要取决于输入电容 (CGS)、转移电容 (CGD) 和输出电容 (CDS) 的充放电。这些电容是器件寄生效应造成的，主要取决于几何特征尺寸。具有较大活性硅面积的晶体管的 RDS(ON) 可能较低（因此导通损耗更低），但由于器件电容增加，开关损耗可能相当大。所有这些因素都要在设计和布局阶段考虑，以实现理想性能。此外，这些损耗还取决于应用频率，OEM 在定义需求规格时应予以考虑。
较高开关速度虽然有助于降低开关损耗并满足PWM要求，但由于可能违反EMI/EMC要求，因此在应用中不一定总是可取的。为此，器件的速度需要受控，有时甚至要降低，以确保符合所需的EMI性能。图41更好地说明了压摆率控制概念。
如上面的波形所示，当电荷泵使能时，输出FET导通相对较慢。随后是栅极电荷快速斜坡上升，当输出达到其稳态电平（即晶体管完全导通）时，电荷泵调节并拉回栅极电荷，以避免任何过冲。调节机构可能存在，也可能不存在，这取决于具体控制技术（参见电荷泵——工作原理部分）。在关断时，栅极电荷被迅速移除，因为电荷泵在开始时被禁用，接着是缓慢的受控放电。这些快速或稳定栅极充电（和放电）的不同区域使设计能够在实现所需开关速度的同时控制EMI性能。应注意的是，图41中的斜率跃迁显示得相当明显，目的是将该机制概念化。实际上，输出电压过渡是平滑的，不涉及任何扭结或突降。
除上述EMI影响外，当负载大于标称值时，有些器件的压摆率会降低（尤其是导通压摆率）。此类负载一般可在应用的短路事件中观察到——可以是“软短路”或“硬短路”，具体取决于短路阻抗。减慢导通轨迹可改善对限流曲线的控制，允许在试图以高电流水平调节输出级的同时减少甚至（在某些情况下）消除振荡。因此，在负载短路时常常会牺牲开关速度（以及相应的开关能量）和压摆率匹配，以换取限流情况下无过冲/欠冲的稳定运行。
在保险丝替代应用中，很少需要外部可编程压摆率来区分导通（起动后）和短路事件。上电时从外部降低压摆率可提供下游容性负载通电所需的浪涌电流。另一方面，快速导通压摆率会导致输出电流迅速上升至短路阈值，从而使输出级永久闩锁。虽然安森美高边SmartFET目前不提供外部可编程压摆率特性，但上述重负载下的压摆率控制是朝着保险丝替代解决方案的目标方向迈出的一步。应用中很少需要（周期性）切换保险丝，因此替代保险丝的SmartFET的开关速度和PWM要求不像其他传统应用那么严格。
电感切换
图42：电感切换框图
当输入命令变为高电平时，电感充电至峰值电流，该峰值电流由电感的大小、漏极电位VD、线路电阻RL和“停留时间”（器件导通的持续时间）决定。此时的输出电位为VD-VDSON。一旦输入命令变为低电平，输出电流便开始衰减，电感两端产生一个电压，以对抗此电流衰减。由于电感中的放电电压和电流极性相反，因此输出端观察到负摆幅。在没有过压保护箝位二极管的情况下，此摆幅将受到体二极管击穿（或雪崩）电压的限制。这种情况可能对器件造成压力，因为芯片上的受限区域（在体二极管附近）将导通高电流密度，可能导致芯片上产生局部“热点”。此外，电感切换期间每次体二极管雪崩都可能损害其长期可靠性。为了避免这种情况，器件关断时会使能一个有源栅源电路，它控制由漏栅箝位二极管、栅源阻抗和电感负载组成的导通路径。当栅源阻抗两端的电压达到器件所需的输入阈值时，输出FET导通并导通电感释放的电流，返回路径通过电池和电源地。这种机制被称为“有源箝位”，在这种情况下，电流密度分布在功率FET的整个有源区域，防止形成任何局部电流制约通道。在输出电压由微控制器检测的应用中，有源箝位限制微控制器观察到的输出电压幅度，从而保护其 I/O 接口。如果电池在电感反激事件期间断开（或电池连接丢失），则感应放电的返回路径将由控制逻辑电路的保护二极管和器件的接地阻抗网络组成。此电路路径不是为应对如此高功率事件而设计的，可能会受损。这种情况可以通过采用续流二极管来避免，它会为感应放电提供返回路径。
图43中的理想化波形集描述了切换电感时输出电流和电压的跃迁。
图43：电感切换期间的输入和输出跃迁
以上波形忽略了任何寄生线路电阻以及电感负载的内阻。在串联电阻相当大的情况下，输出电流轨迹将不是线性的，而是表现出由时间常数 L/R 标记的指数曲率。应注意的是，在反方向上获得的输出电压是电池电压的函数：
（公式4）其中 VZCL 是过压保护箝位二极管的击穿电压。
器件的感应放电能力通常通过 SCIS（自箝位电感切换）能量指标来量化。在理想的感应放电事件中，不考虑损耗，能量可计算如下：
（公式5）其中Ipk是电感充电达到的峰值电流。但在应用中，放电不是理想的，电源在所有充电和放电循环中保持连接。这降低了电感放电的可用电压，并因此增加了放电或雪崩时间tav。这种效应被概念化为放电的“有效电感”，其中
（公式6）该有效电感大于物理电感 L，放电的能量计算如下：
（公式7）以上计算和公式不包括串联线路电阻的影响。如果考虑到这一点，雪崩时间和感应放电能量将如下式所示：
（公式8）（公式9）产品数据表给出了针对单脉冲感应放电和重复箝位 (RCL) 事件的额定能量。RCL 测试是让器件经历重复的箝位周期，同时将电感负载放电。对于安森美高边 SmartFET，开关频率足够低，以确保芯片在每个充电周期开始时“冷却”到环境温度。RCL 额定值（给定电感和环境温度下的最大开关电流）是在100万次工作循环上定义的。直观地看，该额定值低于单脉冲电感切换额定值。这些额定值一般绘制成相对于一系列电感和温度的曲线，以帮助用户选择电感负载和相应的驱动电流（给定电感下器件消耗的能量不应大于数据表中的额定能量）。
灯泡切换
在灯泡控制期间，高边FET的动态开关行为和工作模式与LED或电感负载情况非常不同。尽管灯泡具有与阻性负载相似的输出极性（在导通和关断时），但浪涌阶段的重试使器件以线性模式工作，最大电流限制为ILIM。在最后一次重试中，当电流接近标称电流时，器件从线性模式转换为 RDS(ON) 模式。这种过渡应该是平滑的，避免任何抖动/输出电平或电流突然变化，以免灯泡在浪涌阶段后出现不希望看到的闪烁。右侧的理想化波形集描述了这种情况，显示了灯泡导通期间的输出电流跃迁。
在t=0时，器件导通，电流以ILIM为限；对于随后的重试，器件在导通和关断时通过差分热关断阈值和迟滞进行“调节”。输出 FET 的栅极由ILIM控制电路控制，电荷泵不起作用。最后几次重试以红色突出显示，这是器件停止调节、电荷泵接管栅极控制的地方。ILIM控制电路的接入和退出不应与电荷泵操作发生任何串扰。
图44：灯泡浪涌期间重试的输出电流跃迁
虽然差分热关断降低了器件上的瞬态热应力，但它增加了通过重试充分（通常是负载电流衰减至浪涌电流的一半时）开启灯泡所需的时间。在短路主要由限流峰值检测方法控制的器件中，灯泡开启时间可能进一步受到影响，以确保 SmartFET 安全工作。因此，峰值电流阈值和冷却时间旨在平衡推荐的灯泡浪涌电流要求，同时保证器件安全工作。应适当选择高边器件，使其能够在开启时间的上限要求内开启灯泡。
由于开启灯泡所需的时间还取决于线路寄生阻抗，而该寄生阻抗可能因应用而异，因此很难推荐专门针对灯泡的SmartFET。为了规避这一挑战，导通时间是在图45所示的标准电路配置中测量。SmartFET的漏极电压由驱动高边基准电压调节器的高精度快速运算放大器主动调节至所需基准电平。漏极和输出连接使用粗而短的线缆，以将寄生电阻降至最低。有源电路可消除SmartFET在导通高浪涌电流时观察到的漏极电压的任何下降。原理图没有显示与CS、DEN、GND等其他端子的连接。这些端子需要按照标准应用电路进行连接，不会对浪涌时序产生任何可察觉的影响。建议总是根据最坏情况提出，即灯泡的环境温度为-40°C，DUT（被测器件）被置于室温下。应注意的是，该测量电路仅用于为该系列器件提供标准化灯泡建议的目的，而不是实际应用所需的电路。有关推荐应用电路的详细信息，参见应用接口和控制部分。
开关灯泡的另一个注意事项是电源电压间歇性开路或突降的可能性。高边开关应能在电池电压达到标称值后快速“反应”，以最小的延迟提供所需的浪涌电流，确保灯泡在期望的时间开启。
图45：灯泡浪涌时序测量电路
电流检测和诊断
安森美高边 SmartFET 配有模拟电流检测 (CS) 输出。该输出用于两个目的：a) 描述流经功率 MOS 的输出电流水平；b) 指示故障条件（如有）存在。
操作方法
图46：描述电流检测机制的框图
图47：电流检测——器件工作原理
如上所述，功率FET和检测FET具有共用的栅极和漏极端子；电流检测设计的主要挑战是尽量减小源极电位差。理论上，真正的电流镜在电流调节模式下工作，对漏源电压的依赖性极小（因此检测到的电流仅取决于两个FET的相对纵横比）。然而，对于此处考虑的应用，功率FET需要作为开关完全导通，电流对漏源电压有很强的依赖性。因此，源极电位的任何偏移都会使检测到的电流（或检测比）偏离预期值。框图包括一个高增益运算放大器，它迫使两个源极处于相同电位。在理想情况下，当源极电位之间没有偏移时，功率FET和检测FET的电流比可由几何（有源面积）比（由常数K1/2表示，参见公式11）直接计算，假设这两个FET具有完全匹配的电学、物理和结构特性。然而，这样的设计在实践中很难实现。模拟电路（主要是运算放大器）的失调和晶体管失配会将一个误差因子与绝对检测比相关联，这在轻载时变得更加明显。
（公式10）KX是考虑器件物理尺寸的常数，
VOVX是过驱电压
α是通道长度调制系数
VDSX是漏源电压降
SR是检测比
如图46所示，流经检测 FET 的电流作为检测电阻RCS两端的电压来测量，然后使用产品数据表中在不同条件下规定的检测比来估算负载电流。如果存在故障情况，则故障状态电流源超驰，CS引脚读数为故障状态电压。故障状态电流（以及RCS两端测得的相应电压）通常高于正常运行时的最大检测电流，这可以区分故障情况和无故障情况。正常状态和故障状态检测电流都表现出对温度（具有略呈负值的变化系数）和电池电压的依赖性。当电池电压下降时，由运算放大器输出驱动的电流源会运行到所需的“裕量”之外，最终无法调节。这导致检测电流减小。下一部分介绍检测电阻的选择标准，以确保 CS 输出的行为符合预期。诊断使能 (DEN) 引脚使能/禁用电流检测输出，可以是高电平有效逻辑输入或低电平有效逻辑输入，具体取决于特定器件。除了有效电路设计外，可靠的电流检测还需要优化（且稳定）的布局。右侧芯片图像中（以红色）突出显示了图12中的电流检测部分，检测FET 最好位于功率FET的相对中心位置，并应避免出现任何受约束的几何特征，以获得均匀的电流密度。
图48：突出显示电流检测模块和检测馈线的示例性布局
红色虚线矩形包含将检测晶体管桥接到控制逻辑部分的“检测馈线”。在设计阶段，应考虑两个FET（检测和功率）之间的任何寄生导通路径。直观地说，与检测比更小的器件相比，检测比更高的器件更难以布局和制造，因为与检测FET相关联的几何形状较小。
CS引脚接口和电流检测
本部分介绍电流检测引脚与微控制器的接口。下图49仅关注图37中的电流检测模块。电阻RCS检测CS引脚的电流输出。假设CS引脚提供恒定的检测电流，则RCS两端产生的电压与RCS的大小成线性比例关系。此假设是有效的，只不过对某些RCS值无效。对于非常高的检测电阻（通常>10kΩ），内部电流源无法调节（原因是裕量限制，如前所述），从CS引脚流出的电流减小，从而使RCS两端的电压饱和。这种行为如图50所示。RCS两端的电压VSENSE线性提高，直至达到V(SENSE)SAT，随即饱和。
图49：微控制器与 CS 引脚的接口
图50: 检测电压随 RCS 的变化
除了电压裕量限制外，检测比精度还取决于模拟电路的驱动电流能力，尤其是馈电给检测FET的电流源（参见图51，由运算放大器驱动的 PMOS电流源）。在负载电流非常高的情况下，检测电流达到由内部电流源的能力决定的最大值。负载电流的任何进一步增加都不会使检测电流提高，因此，检测比开始偏离，哪怕有足够的电压裕量可用于内部模拟电路元件的操作。该最大检测电流通常定义为远低于故障状态检测电流的下限，并在产品数据表中明确。
以上讨论表明，在某些情况下，CS引脚处的电位可能一直上升到 VBATT。这可能会对微控制器的A/D级造成压力/损坏，尤其是在电池电压较高的情况下。为了防止这种情况，建议使用外部箝位ZCS，如图49所示。电阻RSENSE限制通过ZCS的电流。RC网络包括RA/D和 CCS，是推荐用于输入A/D的低通滤波器。数据表中给出了这些元件的值，客户也可以根据其A/D级的要求进行选择。
CS使能/禁用逻辑
轻载时的电流检测精度改进
（公式11）
其中，SRErr是与检测比相关联的误差因子，VOFF是运算放大器的输入失调（见图51），ΔVth是功率FET和检测FET之间的阈值失配。
根据公式11，检测比的误差因子取决于运算放大器（迫使两个源极节点合在一起）的输入失调和两个FET的阈值失配。
图51：描绘运算放大器失调和工艺失配引起的检测比误差的电路原理图
在轻载下，功率FET的漏源电压降得过低，与运算放大器输入失调电压相当，使得公式11 中的第一个因子成为决定检测比的主导因素。根据运算放大器失调的极性，检测比可能高于或低于额定值。
为了缓解上述问题，器件采用“去饱和”电路来拉低电荷泵并削减栅极电压，从而提高器件的RDS(ON)（从而提高VDS压降）。增加的VDS压降使相关的误差因子降低。对于轻载，如果负载电流进一步降低，栅极电压也会进一步降低；在某一阈值以下，漏源压降保持恒定。“输出压降限制”参数以及相应的轻载阈值可在特定产品数据表中查找。在这种轻载情况下，RDS(ON)不是什么大问题，因此可以用导通状态阻性压降来换取电流检测精度的改善。图52解释了去饱和模式下漏源电压和栅源电压的变化。
在高负载电流下，栅源电压被驱动至电荷泵最大能力所支持的高电平，漏源电压与电流呈线性比例关系——本质上，器件的行为类似于低欧姆电阻。负载电流低于某一阈值时（即轻载情况），栅源电压被拉低，随后漏源电压被固定在VSAT电平。在该区域中，器件工作在线性或非RDS(ON)模式，负载电流与栅源电压呈平方律关系。因此，这种机制被称为去饱和。一旦栅源电压降至阈值电压VTH以下，电流就会降至零（实际上存在一定的极小亚阈值漏电流）。
图52：去饱和模式下漏源电压和栅源电压的变化
以下是高边SmartFET在去饱和模式下的特性曲线示例，它描绘了温度依赖性。
图53：不同温度下VDS与负载电流的依赖关系
下面的理想化曲线解释了利用去饱和改善检测比的机制：
图54：利用去饱和提高电流检测精度
虽然上述方法降低了与运算放大器失调相关的检测比误差，但栅源电压的降低会使第二个因子（参见公式11）——阈值失配——成为决定误差的主导因素。当栅极电压降低时，两个FET的过驱动变得与阈值电压的失配相当，这再次使检测比偏离其标称值。为了在轻载下实现出色的电流检测精度，新型高边SmartFET系列（如NCV84008A、NCV84012A等）采用分离式FET控制电流检测机制，而不是去饱和。工作原理如图55所示。通过关闭功率FET的一部分，而不是在低栅极电压下对其进行调节，可以解决轻载下运算放大器失调占主导地位的困境。这样就可以在轻载下实现所需的RDS(ON)增加（随后VDS增加，相比于 失调而言），而不需要在低栅极过驱电压下驱动输出级， 从而消除VTH失配误差。检测输出在轻载下也会缩小，以维持符合要求的恒定电流检测比。这种机制的一个主要挑战是定义要关断的输出FET部分的比率，以及确保分离部分的同步，尤其是限流等高压力情况下。在轻载下，功率FET的VDS与输出电流成比例（不像去饱和情况下VDS保持恒定，如图55所示），因此轻载操作的阈值根据输出电流而不是输出压降限制来定义。对于传统去饱和机制，两个FET最好紧密匹配，以降低任何阈值相关的偏移。故障报告电路的架构（图55）对于这两种不同的轻载精度改进技术是相同的。
要注意的是，检测比也随着温度和负载电流而漂移（尤其是在较小负载电流下）。电流检测校准部分中介绍的校准程序有助于提高所需负载电流范围内的精度。
图55：分离式FET电流检测机制
